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Synthesis Timing Constraints
The required timing constraints are given in Table B-1 .
Table B-1 · Synthesis Timing Constraints
B
Frequency
PCI Specification (ns)
Synplicity Constraints (ns)
(MHz)
Ports
Setup Clock to Output Period Input Delay Output Delay
33
AD
7
11
30
23
19
CBEN
DEVSELN
FRAMEN
IRDYN
TRDYN
PAR
PERRN
SERRN
STOPN
TRDYN
PAR64
ACK64N
REQ64N
IDSEL
GNTN
INTAN
REQN
10
v4.0
11
20
19
137
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